症状を確認しました。
最初に恐縮ですが、このように数値で現象を表現していただくようにお願いします。
(お読みになっている他の方々にもお願いしたいことです。)
また、「ロックする」という表現は正しく動作している、と判断しかねません。
さて『PLLがロックする』という件ですが、以下のように考えます。
・送受信周波数を145.10-145.60MHzに設定した場合、PLLのVCO周波数が正しくないためにアンロックしている
・145.70MHz以上は、PLLのフィードバックループが形成されていないため、VCO周波数は発振上限の140.810MHzに固定されている
ダイヤルを回しても、変化しない = 周波数が一定(「ロック」という表現になっている?)
・145.00MHzも、同様にループが形成されていない
送受信周波数145.10-145.60MHzの範囲では、ダイヤル設定の増減と同じ割合でVCO周波数が増減します。
フィードバックループは出来ています。ならばなぜ周波数が合わないか・・・。
145.10MHzに設定すると、正しいVCOの周波数は145.10-10.7MHz = 134.40MHzです。
一方、PLL内の局発の周波数は14.6377MHzの9倍、131.740MHzです。
この差は134.40 - 131.74 = 2.66MHzです。
仮に145.10MHz以下も規則的に変化するとすれば、145.00MHzではVCOは134.30MHzのはずです。
局発との差は 134.30- 131.74 = 2.56MHzです。
256という数字・・・・ピンときませんか。
ここで、PLLのIC SM5104を調べます。
http://www.radiomods.co.nz/integratedcircuits/mc145104.html
ピン8から15までが分周比を決める8ビットの設定入力です。回路図を見ると、ピン8はHIGH、ピン9はLOW、10-15はロータリースイッチに接続されています。
つまり、分周比は128から+49(50チャンネルなので、初期を0として)の177まで変化するのです。
分周比が1変化するたびに、周波数は10.24MHzの1/1024である10KHzステップで変化します。
128と256は2倍の開きがあります。これはVCO出力と局発を混合した出力をJK-FF TD3472APで1/2に分周しています。従って、混合出力が2.56MHzであった場合、1.28MHzになってPLL ICに入力されます。
VCOの周波数も20KHz毎に変化します。
数式で整理します。
送受信周波数をf、VCO周波数をfo、局発周波数をfx、分周比をNとすると、以下の式が成り立ちます。
f = fo + 10.7MHz ・・・(1)
(fo-fx)/2 = 10KHz * N ・・・(2)
(2)は、fo = 20KHz * N + fxです。チャンネル1ステップ毎に20KHzであることが証明されました。
ここでf=145.10MHzの場合、正常なfoは134.40MHz、fx=131.74MHzをあてはめるとNは133です。
ところが実際のfoは131.84MHzですから・・・・Nは5しかありません。
この差は128・・・・つまり最上位ビットのピン8がHIGHではなくLOWになっている可能性があります。
ハンダの不良か、ICおよびプルアップ抵抗に印加されている5Vの電圧低下、電源コンデンサの劣化等が推定されます。
もちろんICの不良もあります。
145.00MHzは異常なのは、分周比が0になるからです。
145.70MHz以上は、SM5104の出力が高くなりすぎているのではないでしょうか。
以上、思いつくままに書きましたが、数値で分析しないと根本原因の推定にはたどり着かないことをご理解下さい。